CadencePCIeIP全面方案助力高性能设计

　　集微网报道，从正式发布至今，PCIe发展迅速，在数字化时代已然无处不在，成为高性能计算、人工智能机器学习、网络适配器和固态存储等应用不可或缺的一项技术。
　　随着大算力时代的到来，AI和机器学习、大数据分析、高级建模和仿真等驱动力让高性能计算的应用深度和广度不断拓展，带动了对IO接口高速率和高带宽的需求，PCIe也在不断迭代优化来应对。在7月15日在集微半导体峰会的集微EDAIP论坛上，Cadence技术支持总监李志勇围绕PCIeIP的进阶进行了详实的解读。
　　PCIe标准不断进阶
　　有数据显示，IO带宽每3年翻一番。李志勇指出，因而PCIe协议也不断发展，从PCIe的发展历史可以看到，在2017年以前，发展速度相对较慢，三、四年更新一次标准，PCIe3。0发布后甚至等了七年才推出PCIe4。0。但是2017年之后，PCIe标准几乎每两年就更新一次，更新速度明显加快。
　　因PCle功能丰富，应用也非常广泛，从移动、存储到人工智能再到数据中心、汽车等。但不同的行业关注点不同，李志勇提到，移动端关注功耗，人工智能市场则关注高性能、低延迟、RAS特性，汽车领域更关注功能安全和可靠性，PCIeIP厂商需针对不同的应用场景和需求提供相应功能的优化IP。
　　李志勇进一步强调，高算力时代对IO接口包括PCIe接口的需求走向完整的解决方案，简化系统集成。
　　经过多年的耕耘，Cadence可提供完整的IP产品，特别是在先进工艺方面有成熟、高质量的产品。
　　面对PCIe的标准不断进阶，Cadence也在加快求新求变，全面布局，不断应对PCIe的新需求。
　　据李志勇介绍，目前Cadence可提供一站式方案，包括控制器、PHY以及两者的集成，核心驱动和Linux参考驱动软件以及领先的VIP工具、硬件加速平台、SVPI分析于一体的全面解决方案，为客户降低风险，缩短上市时间。
　　解锁PCIe全面方案
　　针对目前大量的PCIe3。0和4。0的需求，Cadence的方案优势显著。
　　面向10Gbps以及16Gbps应用领域，目前Cadence可提供全面的多通路多协议PHY，支持众多的标准如USB3。1、PCle等等。李志勇表示，Cadence在PPA层面也进行了优化，达到性能和成本的最佳平衡。
　　由此，这带来了小体积、低功耗优势，同时也非常具有灵活性，PHY可动态配置不同的协议。并且，也十分易于集成，支持多种接口和参考时钟，不需要复杂的开发软件即可使用。
　　随着先进工艺不断提升，目前流片成本也不断走高。因此，IP的质量关乎成败，如果失败，则人力和时间损失巨大。
　　对此李志勇提到，Cadence也非常注重质量，进行了严格的测试，保证电气一致性测试和在不同温度、压力下的系统级测试，CadenceIP经过电气一致性测试和系统级压力测试，保证客户在获得IP之后满足设计指标。
　　面向兴起的PCIe5。0需求，Cadence也在加快布局。
　　前不久，满足PCIe5。032G的多协议PHY和控制器IP通过了PCISIG的认证测试。李志勇还指出，在PCle5。0之后要求不断走高，Cadence不断积累和创新，提供包括控制器和PHY的完整方案，以及硅IP子系统，支持16个数据通道以及内部控制器，通过共享参考时钟和外部电阻享降低BOM成本。
　　值得一提的是，Cadence还提供完整丰富的交付项，无论是设计、封装、版图、PCB设计都提供相应的指导，通过Cadence全球化的支持体系，可为客户设计高性能芯片提供最及时的响应。
　　借助于此，客户可以设计出功耗极低的系统级芯片，并加快产品上市速度。
　　向PCIe6迈进
　　目前主流的应用还在PCIe3。0和PCIe4。0，但一些数据中心以及新的GPU、CPU、AI引擎已开始采用PCIe5。0了。而为了应对未来对数据带宽的需求，最终版PCIe6。0标准已于2022年1月正式发布。
　　据悉PCIe6。0主要有三大变化：数据传输速率从32GTs翻倍至64GTs；编码方式从NRZ信令模式转向PAM4信令模式；从传输可变大小TLP到固定大小FLIT，在实现真正带宽扩展的同时降低功耗，必然也为IP业革新带来新的挑战。
　　数据传输速率的翻倍，从32GTsNRZ到64GTs的PAM4信令，信噪比目标将更难达到，如何让设计的PCIe6。0产品更加稳健，通道损耗更少，功耗更低？
　　对此，李志勇认为，PAM4引入之后对线性度和噪音容限上提出了更高的要求，如果做得不好，就无法将数据准确地显示出来，导致出现错误。因此，具有优势的DSP架构得到广泛采用。
　　因技术扩展趋势使低功耗DSP能够在小范围内执行高级数据均衡和恢复，标准数字设计流程实现更短的设计周期、稳健的设计余量和更高的DFT覆盖率，对PVT、噪音和其他环境因素也不敏感。李志勇着重说。
　　此外PCle还引入了流量控制单元，与PAM4所需的前向纠错（FEC）高效协同，为采用最常见配置的主流负载提供更低的延迟。
　　面对新的标准需求，Cadence应时而变，不断积累和创新，快速推出了最新的面向PCIe6。0的产品组合，包括经过多个Foundry工艺节点硅验证的112G和56G控制器IP和PHY以及软件在内的解决方案。
　　李志勇最后介绍，PCIe6。0将在高性能计算、高级存储、DRAM、固态硬盘，800G网络等得到大量应用。Cadence将持续深耕，以优化的PCIe6。0IP解决方案应对前沿领域快速变革的技术需求。