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谈AMD3DVCache背后的存储层次问题

  其实如果你看过RomeMilan的IODCCD的功耗情况,就会感觉到多通道内存是一个比较让人纠结的东西。
  对于服务器GPU来说,单Package的功耗上限大概是280W。插单条内存,或者是2666插满,实际跑的ComputeBenchmark可能会高于3200插满的情况,这就是因为内存插的越多、频率越高,就会导致IOD分掉更多的功耗。
  然而要提升多核性能,离不开核心数量增加。但是核心数量又依赖足够的内存通道频率进行释放,这就是为什么5900X对比3900X提升不是特别大。LPDDR5DDR5受期待也是因为这一点。
  而且很显然,当64C去分220W功耗,显然每个核心还在能能耗甜点上,只要内存带宽多上去点,IF总线功率下来一点,又是一个巨大的提升机会。
  但是DDR每一代提升都会带来更高的延迟,而高带宽,比如GDDR6X,又会带来更高的发热。
  所以按照层次存储理论(storagehierarchy),这个艰巨的任务还是需要交给L2(PerCoreCache)L3(ClusterCache)L4(BusCache)这几个结构。
  但是提升L3容量的难度在哪里呢?显然做大可以,但是需要考虑良率,而且Die大了会降低边缘晶圆利用率。
  所以3DVCache利用TSV硅穿孔技术让Die相连,专门的CacheDie就可以分担大核心的良率问题。也避免了高速互联PCB导致的能耗问题。
  相比HBM的TSV来说,由于上下两层都是SRAM,而且面积接近,所以可以芯片直接直接相连,加上一块结构硅片垫高就行。避免HBM那种引入一块完整的互联硅片带来的成本。
  另外借助chiplets的结构,还能玩大小核混搭。AlderLake哭晕在厕所,今年想混回纸面游戏性能没戏了(特别是DDR5调试、Win10异指令集大小核支持都是坑)。
  众所周知大小核的bestpractice是移动端,那么Rembrandt会不会。。。
  当然AMD这次的Zen3的答卷,一方面是为了提前掐住对手的BestGamingPerformance营销,另外一方面也是推迟AM5平台上市,留出更多的测试调整时间,避免上来出现严重的内存兼容性问题,然后让Rembrandt上去排雷。

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