IT之家11月5日消息,在PCISIG发布PCIe6。0规范最终草案几周后,Cadence推出了业界首批经过验证的IP封装之一,使芯片开发人员能够在他们的设计中实现PCIe6。0支持并对其进行测试。 该IP现已上市,早期使用者能够在2022年至2023年的芯片中添加对PCIe6。0的支持。 早期采用者已经开始探索新的PCIe6。0规范,我们期待看到他们通过台积电和Cadence技术取得积极成果,Cadence公司副总裁兼IP集团总经理SanjiveAgarwala在一份声明中表示。 Cadence的PCIe6。0IP包含一个控制器和一个基于DSP的PHY(物理接口)。该控制器采用多数据包处理架构,在x16配置中支持高达1024位宽的数据路径,并支持PCIe6。0的所有关键特性,例如高达64GTs的数据传输速率(双向)、四级脉冲幅度调制(PAM4)信号、低延迟前向纠错(FEC)、FLIT模式和L0p功率状态。 IT之家了解到,该IP专为台积电的N5节点设计,可供各种AIMLHPC加速器、图形处理器、SSD控制器和其他需要支持PCIe6。0的高带宽ASIC的开发人员使用。 除了IP封装外,Cadence还提供了使用N5实现的PCIe6。0测试芯片,旨在测试所有数据速率下PCIe6。0实现的信号完整性和性能。 该芯片包含一个PAM4NRZ双模发射器,可保证提供最佳信号完整性、对称性和线性度以及低抖动,以及一个可以承受64GTs时超过35dB的信号损伤和通道损耗的接收器,以提供复杂的数据恢复功能。