浅谈数字IC设计中的综合与DesignCompiler

　　在数字IC设计流程中，前端设计工程师，根据SPEC，完成RTL实现之后，有一步非常重要的环节，就是综合，综合就是将RTL级的电路转换到门级的过程，今天我们就来聊聊综合，以及现在业界主流的EDA综合工具DesignCompiler。DesignCompiler简介
　　DesignCompiler（DC）是公司开发的，用于电路综合的EDA工具。它的设计初衷是将用VerilogHDL语言描述的RTL（寄存器传输级）电路，映射成基于某个特定工艺库的门级网标。经过这么多年的市场检验，目前DC在业界有超过70的市场占有率，是绝对的王者。
　　这篇文章，将介绍什么是综合，以及如何使用DC进行电路综合。综合是什么？
　　以前的电路工程师，通过摆放逻辑器件，进行电路设计。
　　随着功能复杂度的上升，设计变得越来越困难。这时候VerilogHDLVHDL应运而生。使用HDLVHDL进行电路设计，类似于是一种使用软件的方法，来设计硬件，极大的降低了电路工程师的工作难度和强度。
　　使用HDLVHDL设计出来的电路，是寄存器级的电路（RTL），需要将RTL转换成门级网标，并且需要在转换工程中，对电路的时序（timing）和面积（area）进行优化，这个过程就是综合。
　　综合是一种在众多结构、速度、功能已知的逻辑单元库的基础上，以满足时序、面积、逻辑网络结构为最终目标的从寄存器传输级（RTL）到门级的映射方案，它将行为级描述，映射成为了指定工艺库下的，标准门单元电路的拓扑连接。
　　综合的过程
　　一般来讲，逻辑综合分成三步：转换（translation）：将HDLVHDL的描述，转换成独立于工艺的寄存器传输级（RTL）网标，其中这些RTL模块之间通过连线，实现互通互联。映射（mapping）：在综合环境中，指定目标工艺库（例如：TSMC40TSMC22），将RTL级网标映射到目标工艺库上面，形成门级网标。优化（optimization）：设计人员添加相应的时序、面积约束。综合器以满足约束条件为目标，进行网标级别的优化。约束不同，最终得到的网标会不一样，并且，DC的合成策略是时序优先，所以只有在满足时序约束的基础上，才会进行面积的优化。如果经过优化，依然不能满足时序要求，则在最终的时序报告中，将会出现时序违例的路径，在前端综合过程中，我们一般只考虑建立时间（setuptime）。设计人员需要分析时序违例的路径，进行各种处理，直到满足建立时间约束。
　　小结
　　综合作为数字IC设计中，很重要的一环，里面涉及时序分析等很多概念，需要我们每个前端数字电路设计人员去认真琢磨。
　　欢迎加关注单眼皮老王，阅读IC、图像处理、ASIC、FPGA、AI等相关文章，更欢迎和我讨论。