浅谈IC设计中影响DesignCompiler综合结果的因素

　　之前的文章中，我们介绍了在IC设计过程中，不同的module划分对综合得到的netlist的影响，并且比较了三个不同的module划分。今天我们继续谈其他影响DC综合结果的因素。
　　module寄存器输出
　　图一较好的module划分
　　在之前的文章中，我们得出结论，如图一所示的为较好的module划分，上图的一个特点是，module的输出，都是以寄存器输出。以上module划分，不仅便于DesignCompiler做优化，并且也利于时序约束。
　　但是在实际工作中，我们可能写出如下图所示的电路：
　　图二胶合逻辑
　　moduleA、moduleB、moduleC三个模块之间，通过一个与门连接在一起，这种我们称之为胶合逻辑。通过前面的分析可以知道，因为这个与门，会影响DC对moduleB的优化
　　我们可以通过修改电路，将与门合并到moduleB内部，具体电路如下图所示：
　　图三合并与门之后的电路
　　通过修改电路，消除胶合逻辑。如果moduleA，moduleB，moduleC组成TOP，则整个电路的TOP只是各个module的连线，不会有逻辑门的影响。
　　另外这样的TOP，还有一个好处是，在DC合成过程中，如果选择bottomup（另外一种是topdown）综合策略，在修改某个module之后，可以只编译修改之后的module，而不需要编译整个TOP，减少编译时间。
　　不同部分的逻辑应该分开处理
　　芯片一般由以下几部分构成：芯片的Pad。Pad一般位于芯片的最外围，它不是由RTL转化而成，也不是工具添加上去，它是由designer根据芯片的实际外围环境，进行手动选择，一般由Foundry来提供。DC综合得到的逻辑电路。异步电路部分。时钟复位模块。其他测试电路。
　　以上部分里面，DC能够处理只有同步逻辑电路，其他部分已经超出DC的处理范畴。
　　group与ungroup的使用
　　上面的谈到的这些方面，都是需要我们在编写RTL，就必须要注意的。其实在DC综合过程中，还有一些DC命令，也可以帮助我们得到更优的综合结果。比如说group和ungroup这对命令。
　　group：将两个分散的module，合成一个module，但是两个module间边界依然保留。在综合、优化过程中，当做一个module进行处理。
　　ungroup：将两个分散的module，合成一个module，两个module间的边界去掉。小结
　　我们用连续两篇文章，介绍了在编写RTL时候，应该考虑哪些方面，才能得到更好的DC综合结果，使得电路的面积更小，性能更好。如果您还有其他的方面的经验，欢迎和我进行讨论。
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