5个VerilogHDL编码小窍门，让你的RTL更加优秀

　　在之前的文章中，我们分别讨论了VerilogHDL里面的非阻塞赋值和阻塞赋值。用实例分析了如果在一个always块内等式右边的表达式或者变量，是另一个always块内等式左边的表达式或者变量，仿真器在同一个时间（同一个时钟的边沿）内同时执行两个等式，这就会导致竞争产生。并且我们详细分析了在同一个always块里面，如果混合使用非阻塞赋值和阻塞赋值，所可能出现的结果，并且给出了建议的编码方式。
　　我在9篇文章中，结合具体的实例，分享了很多在使用VerilogHDL描述电路时候常见的误区，今天我们再来做一次总结，就是说哪些编码方式是好的，推荐的，哪些编码方式是不推荐的，而哪些编码方式是应该严格禁止的。
　　VerilogHDL编码原则小结
　　结合之前9篇文章的内容，我总结出了以下5条推荐的编码方式，和大家一起探讨。建议用非阻塞赋值为时序逻辑建模；如果需要使用always块来描述组合逻辑，建议使用阻塞赋值；建议使用非阻塞赋值来描述锁存器（latch）。需要强调的是，在描述电路的过程中，请尽量不要出现锁存器，综合工具DesignCompiler会爆出Error信息；如果一定要在同一个always块内部，同时描述组合逻辑和时序逻辑，建议使用非阻塞赋值。但是还是建议，直接将组合逻辑和时序逻辑分开到两个always块里面进行描述；禁止对同一个信号在两个或者多个always块内进行赋值。尽管VerilogHDL语法并没有禁止这么做，但是这样描述的坏处是非常多的。
　　推荐编码方式背后的逻辑
　　上面列出的这5条原则，他们背后的逻辑，大概是从下面两条出发的：VerilogHDL的竞争可能引起的错误；从综合工具的角度提出的要求。
　　如果严格按照上面的5条进行VerilogHDL编码，那么至少可以消除90以上因为Verilog竞争引出的错误，以及综合工具的限制。
　　当然以上编码方式，可能会是你的RTL代码变得长一些。比如说，你之前一个always里面完成的电路描述，现在必须拆分成2个always块，或者多个。但是个人认为，付出这点代价是完全值得的。
　　小结
　　经过连续大约10篇左右的文章，我们探讨了在使用VerilogHDL进行数字电路设计时候，一些容易被大家忽视的点，里面有的编码习惯非常容易引发RTL出错，并且不易Debug。所以希望这10篇文章，能够对大家有所帮助。当然，因为水平有限，里面难免有些错误之处，也希望大家能够不吝赐教，大家共同进步。